卓联半导体公司推出线路卡时钟方案

<P> <P> <A href="http://www.iccsz.com/site/CN/Search.aspx?page=1&keywords=%e5%8d%93%e8%81%94%e5%8d%8a%e5%af%bc%e4%bd%93%e5%85%ac%e5%8f%b8&column_id=ALL&station=%E5%85%A8%E9%83%A8" target="_blank">卓联半导体公司</a>推出了一对时钟芯片组合，可为 SONET/SDH（同步光纤网络/同步数字系列）和 PDH（准同步数字系列）系统提供全面的功能集和高性能。卓联的 DPLL（数字 PLL）和 APLL（模拟 PLL）针对从企业到网络核心的广泛领域的线路卡应用。</P> <P>随着日益复杂的网络架构和更高速传输系统的部署，可靠的网络时钟和同步的获得变得越来越困难。 为确保电信级性能，设备必须使用 DPLL 和 APLL 的前后组合来提供优越的时钟功能和性能，同时还要以较大的抖动冗余度来满足系统兼容的要求。但是，目前市场上的方案需要同时使用不同厂家的多个产品，因而常常使抖动性能和功能集无法达到最佳化。</P> <P>卓联的这两款新型芯片直接针对上述基本问题的解决。ZL 30106 DPLL 具有较高的 OC-3 抖动冗余度，提供了包括无缝参考切换、参考监测和保持在内的业界最全的功能组合。结合 ZL30416 APLL，卓联具有自主产权的 DPLL 频率综合技术可将低频相位噪声降至最低，从而允许设计人员优化 APLL 带宽和获得优越的整体抖动性能及无差错传输。<BR> </P> <P>-----光纤新闻网<BR></P> <P></P>