从“缩小尺寸”到“缩短距离”：韬（τ）定律与摩尔定律的芯片发展路径对比

  ICC讯  在芯片性能提升的演进历程中，摩尔定律长期指引行业通过制程微缩实现性能跃迁，而以 “时间缩微” 为核心的韬（τ）定律，正开辟出后摩尔时代的全新技术范式。二者代表了芯片发展的两种核心逻辑，也推动产业关注重心发生深刻变化。

  一、核心逻辑与底层路径的根本差异

  摩尔定律自 1965 年提出以来，核心是几何缩微，通过不断缩小晶体管尺寸，提升单位面积的晶体管集成度，以此实现芯片性能的指数级增长。其发展路径高度依赖 2D 平面制程的持续微缩，从 180nm 一路演进至 3nm 节点，关键支撑是 EUV 光刻机、先进制程工艺等硬件与制造能力。但随着晶体管逼近物理极限，成本暴涨、功耗攀升、良率下降等问题日益凸显，其性能提升的天花板逐渐显现。

  韬（τ）定律则是华为何庭波团队在 2026 年 ISCAS 2026 上提出的全新思路，核心是时间缩微，通过缩短信号传输距离、降低系统延迟，提升芯片整体性能。它跳出了单一制程微缩的局限，以 “让数据跑得更近” 为目标，依托逻辑折叠、3D 堆叠、高密度互连三大核心技术，推动芯片从二维走向三维，关键依赖先进封装、系统架构设计、材料与互连技术，目前仍处于验证阶段，产业生态正加速建设。

  二、性能提升的底层逻辑与技术实现

  摩尔定律的性能提升，本质上是通过 “把芯片做得更小” 实现的：晶体管尺寸缩小后，不仅能在单位内容纳更多晶体管，还能缩短单管信号传输路径，降低延迟与功耗，最终实现性能提升。其核心是平面维度的 “密度竞赛”，技术演进始终围绕制程微缩展开，依赖先进制造设备与工艺的突破。

  韬（τ）定律的性能提升，则是通过 “让数据跑得更近” 实现的，核心技术路径分为三大环节：

  逻辑折叠：通过优化电路结构、重组逻辑单元，缩短信号路径，降低延迟；

  3D 堆叠：从二维走向三维，通过垂直集成计算大幅缩短数据传输距离，提升单位面积计算能力；

  高密度互连：采用 TSV 硅通孔、Hybrid Bonding 混合键合、Chiplet 等技术，降低连接损耗与延迟，提升系统带宽与能效。

  三者协同作用，通过系统性优化软硬件协同，实现整体性能跃升，打破了单一制程微缩的限制。

  三、产业机遇与关注重心的变迁

  摩尔定律主导时期，市场关注的重心始终围绕 “先进制程制造” 展开，光刻机、先进制程工艺、晶圆代工是产业的核心赛道。而随着韬（τ）定律的提出，行业关注重心正在向 “后摩尔时代技术” 转移，先进封装（3D IC、Chiplet、Hybrid Bonding）、半导体设备（键合设备、TSV 设备）、半导体材料（先进胶材、低介电材料）、国产 EDA 与 IP、高速互连 PCB、AI 算力基础设施等赛道，成为产业升级的关键方向。

  两条路径并非完全对立，而是芯片性能提升逻辑的延续与拓展：摩尔定律追求的是 “小”，通过缩小晶体管实现性能提升；韬（τ）定律追求的是 “近”，通过缩短数据传输距离突破物理限制。当晶体管微缩逐渐逼近瓶颈时，以 “时间缩微” 为核心的韬（τ）定律，为后摩尔时代的芯片发展提供了全新的可能性，也将带动全产业链的协同升级，孕育出广阔的产业机遇。

  注：本文内容基于公开资料整理与逻辑梳理。