UCIe 3.0标准发布：带宽翻倍并新增DSP支持

  ICC讯  小芯片（Chiplets）的普及及其多样化应用推动了联盟的形成，以开发和监督相关标准。因此，最新的UCIe 3.0标准针对一个特定的、新兴的市场领域进行更新也就不足为奇了。

  UCIe联盟主席Debendra Das Sharma在与《EE Times》的简报中表示，3.0版本的更新旨在满足生态系统需求、联盟140家成员公司的要求，以及高性能计算和人工智能系统的需求。

  两年前，该联盟发布了UCIe 1.1版本以满足汽车合规性要求，而2.0版本则增加了对3D小芯片的支持。Das Sharma表示，2.0版本的发布还解决了围绕测试和调试的问题，包括因凸点间距缩小以及固件升级所引发的问题。他说："这本身并非互连问题，但这是一个需要解决的问题。"

  Das Sharma称，UCIe 3.0的目标是使带宽翻倍。"我们基本上通过平面互连使数据速率翻倍，这是因为人们总是需要更多带宽。" 获得更多带宽是通过进一步缩小凸点来实现的。"如果凸点尺寸减小，我的带宽实际上会翻两番，"他说，"但这在工艺方面提出了更高要求。"

插图一：数据转换器之间的高速数据传输协议现在可以映射到UCIe原始操作模式，这使得DSP供应商可以使用UCIe标准而无需单独的PLL。（来源：UCIe联盟）

  与半导体标准的常见情况一样，UCIe 3.0旨在实现这些带宽目标的同时保持低功耗特性，这对AI密集型数据中心来说是一个关键问题。

  此次最新更新中针对的一个特定领域是DSP供应商，以支持新的应用，例如SoC和DSP小芯片之间的连接。Das Sharma表示，UCIe联盟内有一些主要的DSP供应商积极参与，他们希望更好地利用小芯片，并需要解决敏感模拟电路的功率转换挑战。"对此类支持的需求非常强烈。"

插图二：UCIe 3.0增加了快速节流/关断功能，使所有参与的小芯片能够以定义的速率节流到预先协商的水平。（来源：UCIe联盟）

  现在，数据转换器之间的高速数据传输协议可以映射到UCIe原始操作模式，这使DSP供应商能够使用UCIe标准，而无需单独的PLL，同时避免了在敏感模拟电路中引入额外的频率噪声。这是通过利用增强的内部RDI/FDI接口的现有原始模式，并重用UCIe重定时器编码来发送周期性同步标记和奇偶校验来实现的。

  Das Sharma表示，通过满足DSP供应商的需求，UCIe进入了新的市场领域，包括无线基础设施、软件定义无线电和雷达系统。

  他说，随着小芯片在笔记本电脑和手持设备等其他应用中得到采用，预计新的市场领域将继续对UCIe变得重要。

  此外，此次更新还侧重于更高的带宽密度，UCIe-S标准达到48 GT/s，UCIe-A标准达到64 GT/s，旨在使数据速率翻倍，以满足在芯片边缘有物理尺寸限制的HPC和AI应用中所用SoC对更高线性带宽密度的持续需求。

  Das Sharma表示，带宽密度的增加与降低功耗的努力是同步进行的。"我们总能找到通过可管理性来降低功耗的方法。" UCIe 3.0中的变化使得（带宽密度）线性增加，UCIe-S和UCIe-A的（带宽密度）分别达到（上一代的）1.65倍和2倍，同时保持了相似的功率效率。

  UCIe 3.0中的功耗节省是通过运行时重新校准和L2优化实现的，这些技术允许在操作期间通过重用初始化状态和降低边带空闲功率来进行功率高效的链路调节。

  可管理性基础设施的增强包括早期固件下载、边带优先级数据包、扩展边带覆盖范围、开漏引脚以及快速节流/关断，确保所有参与的小芯片以定义的速率节流到预先协商的水平。

  Das Sharma表示，展望未来，UCIe联盟专注于建立一个开放的小芯片生态系统和一个普遍适用的封装级互连，以应对服务器AI、边缘AI、网络、汽车和消费级存储等各种用例的需求。

  关于作者：Gary Hilson是一位自由撰稿人和编辑，曾为北美各地的印刷和网络出版物撰写过大量文章。他感兴趣的领域包括软件、企业和网络技术、研究与教育、可持续交通和社区新闻。他的文章曾发表在《Network Computing》、《InformationWeek》、《Computing Canada》、《Computer Dealer News》、《Toronto Business Times》、《Strategy Magazine》和《Ottawa Citizen》上。

  原文：UCIe 3.0 Adds DSP Support - EE Times - https://www.eetimes.com/ucie-3-0-adds-dsp-support/